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최근 각광받고 있는 TSV Process 중 Lithography는 Device 성능과 수율에 영향을 미치는 중요한 공정입니다. 마지막 Patterning을 통해 back-to front Overlay 정렬이 반드시 필요합니다. TSV는 기존 Wire Bonding을 대체하는 기술로 칩에 미세한 구멍(Via)을 뚫어 상단 칩과 하단 칩을 전극으로 연결하는 Packaging 기술입니다. Chip을 적층(Stack)하고 추가 공간을 요구하지 않아 기존 Wire Bonding 대비 속도와 소비전력, 면적 면에서 큰 개선이 가능합니다. 각 다이(Die)를 층층이 쌓는 적층 구조의 반도체에서 다이(Die)들은 수천, 수만개의 μ(Micro)-Bump 로 서로 연결(interconnect)됩니다. 이 연결이 잘못되면 반도체가 제 성능을 내지 못하고, 적층 구조라 불량이 생기면 버려야 하는 칩은 이전의 수 배에 달하게 됩니다. 이에 대한 정렬 확인은 필수적인 공정이 되고 있습니다.